Şifreleme işlemleri için FPGA ile yüksek kapasiteli çarpma devresi tasarımı

---

Tezin Türü: Yüksek Lisans

Tezin Yürütüldüğü Kurum: Trakya Üniversitesi, FEN BİLİMLERİ ENSTİTÜSÜ, -, Türkiye

Tezin Onay Tarihi: 2015

Tezin Dili: Türkçe

Öğrenci: KENAN BAYSAL

Danışman: DENİZ TAŞKIN

Açık Arşiv Koleksiyonu: AVESİS Açık Erişim Koleksiyonu

Özet:

Bilgisayar ile şifrelemede yüksek güvenlik sağlayan algoritmalar, çok büyük boyutta veriler ile çalışmaktadır. Yüksek kapasiteli verilerin gerçek zamanlı olarak işlenebilmesi için gelişmiş donanım yapılarına ihtiyaç duyulmaktadır. Günümüzde ihtiyaç duyulan donanım yapısı, Alanda Programlanabilir Kapı Dizileri (FPGA) kullanılarak FPGA öncesi eski tasarım yöntemlerine göre daha kolay tasarlanabilmektedir. Son on yılda, FPGA hızları, kapasiteleri ve tasarım araçları iyileştirilmiştir. Bu sayede yüksek kapasite veri işleyebilen donanımlar düşük maliyetler ile tasarlanıp üretilebilmektedir. Bu tez çalışmasının amacı FPGA ile şifreleme algoritmalarında da kullanılabilecek yüksek kapasitede veri işleyebilen yüksek hızlı bir aritmetik ünitenin bileşenlerini oluşturmaktır. Bu tez çalışmasında, çarpma işlemi algoritmaları incelenmiş, yüksek hızlı çarpma devresini oluşturan yüksek kapasiteli toplama devresi ve başvuru tabloları Çok Yüksek Hızlı Birleşik Devreler İçin Donanım Tanımlama Dili (VHDL) kullanılarak tasarlanmıştır. Tasarlanan devre ISE Design Suite 14.7 yazılımı ile sentezlenmiştir. Benzetim sonuçları ModelSIM ve ISIM programlarından kullanılarak elde edilmiştir.